艾鍗學院 - FPGA 數位IC設計實戰課程

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課程大綱

➤ 課程採【實體遠距同步】全台開課並提供錄影補課，免費諮詢！
➤ 獨家資深業師授課！提供課程答疑平台，訓中訓後為學員排難解惑。
📌 本課程可申請補助：大人提、小人提、退輔會補助適用

【第一線FPGA工程師親自指導】

● 加速學習 ● 加速運算 ● 加速產品開發時程

第一階段 Verilog硬體描述語言

● 數位電路基本概念

- 數位系統架構與邏輯設計基礎

- 組合邏輯與序向邏輯的設計原理

- FPGA 數位設計流程概觀

● HDL硬體描述語言基礎

- Verilog 基本程式結構與語法說明

模組（Module）架構、訊號宣告、運算子與程序區塊

- 組合邏輯設計(Combinational Logic Design)

條件判斷與邏輯電路描述方式

- 序相邏輯設計(Sequential Logic Design)

時脈、暫存器與同步電路設計

- FSM 有限狀態機設計(Finite State Machine)

狀態轉換設計方法與實務應用

● Verilog設計實作練習 – Digital Counter

- 使用 Verilog 實作數位計數器

- 建立完整 RTL 設計與驗證流程

第二階段 FPGA 晶片設計實務

● MAX10 FPGA開發板架構介紹

- FPGA 開發板硬體架構

- I/O 與系統資源配置說明

● Altera Quartus FPGA 設計工具使用

- FPGA 設計流程(Design Flow)

- 專案建立、編譯與燒錄

● 設計除錯實務

- SignalTap II Logic Analyzer 使用

FPGA 內部訊號即時觀測與除錯

- SignalProbe 設計除錯技術

FPGA 內部訊號輸出與系統驗證

- ModelSim 功能模擬 (Functional Simulation)

Verilog 設計模擬與波形分析

● IP Core 實作與通訊介面設計

- UART 通訊實驗

串列通訊協定與 FPGA 介面設計

- SPI 通訊實驗

SPI Master / Slave 設計概念

- I2C 通訊實驗

I2C 匯流排架構與控制流程

● 訊號時序分析(Timing Constraint)介紹

- 時序限制設定概念

- FPGA 設計時序分析基礎

● TimeQuest Timing Analyzer 使用

- 時序分析流程

- Timing Report 解析與設計最佳化

第三階段 SoC FPGA：嵌入式系統晶片開發實務

● Intel Avalon Bus Interface Protocol

- Avalon 匯流排架構

- SoC FPGA 系統互連機制

● SoC FPGA硬體系統設計

- 設計你的 SoC FPGA 系統架構

CPU、IP 與周邊整合概念

- Platform Designer Component 建立流程

自訂 IP Component 建立與整合

- 利用 Platform Designer 建立 SoC System

系統模組化設計流程

● LAB 實作：Platform Designer 系統整合

- 使用 Platform Designer

- 將 I2C Design 整合至 Nios V FPGA 系統

- 完成 SoC FPGA 硬體系統建構

好評推薦！學員真實反饋

楊同學：此課程內容很好，提供很多資料與方法，與此行業的生態
葛同學：非常清楚且實用
吳同學：硬體概念上充分瞭解
林同學：工作有用
洪同學：老師講解很詳細,經驗豐富
陳同學：與市場、工作需求相符
黃同學：與業界工作需求相關
黃同學：都很棒
蔡同學：工作上可以使用到。Timing Analysis、網路介面實作、感覺實用性高
林同學：一般的序列通訊設計更瞭解，對用於工作上有很大的幫助
張同學：I2C設計與業界經驗分享十分受益
卓同學：講師認真負責
劉同學：課程設計精心優良，搭配優秀師資與實作入門容易被消化，可謂是學生理想的學習課程
潘同學：合乎業界實務
江同學：這門課可以讓你快速的上手FPGA相關軟體的使用以及coding方法，對於想要上手以及想要精進的人都有幫助
施同學：老師講解很清楚，實作課程也很有趣也很有幫助。
盧同學：貼近工作需求
余同學：講師授課能深入淺出經過這些課程已經能實際運用在目前公司使用中的案子，十分受用
張同學：對於想轉職或想提升工作技能的人來說真的要來
洪同學：講師授課內容詳細
林同學：由淺至深
張同學：紮實的教學
簡同學：專業與實戰的教學，有符合預期
張同學：滿載而歸
鄭同學：內容豐富且實用
蔡同學：課程與實務貼近，教學清楚明嘹
曾同學：符合業界實際需求
廖同學：收獲量多！
張同學：值得學習!
張同學：推薦有基本基礎且需要實作經驗的人來上課，收穫會最多
李同學：想學專業知識可來
蔡同學：老師的業界經驗豐富，專業度很足
鄭同學：老師講解十分詳細，教學十分完整
郭同學：講師專業，所教授的內容與實際職場可相互銜接
程同學：講解方式獨特清晰，舉例實際，各種技巧實用性極高!
黃同學：有來上課就有收穫
劉同學：老師講解清楚明瞭
李同學：產業鏈接最佳管道，受益良多
劉同學：覺得很受用,也有跟業界需求相關
李同學：由淺入深，講師經驗足夠且熱心
陳同學：對於初學者很友善的課程，老師都會一步一步教
吳同學：老師講的觀念很扎實，學到很多。課程很棒，有機會會在報名其他課程
諶同學：硬體架構講解仔細
鍾同學：內容豐富，由淺入深，講師分享業界資訊也很實用
曲同學：老師專業程度高
吳同學：可以較全面接觸到業界對於數位電路設計的角度
楊同學：很好
洪同學：可以理解FPGA的觀念以及軟體操作
黃同學：很專業的verilog 模擬及驗證方法學習紮實
吳同學：教學實用
許同學：對於 INTEL FPGA 架構可以有很實務的了解，得以繼續延伸學習。
李同學：實驗手把手帶講解清楚也實用！
黃同學：很充實，細心的授課老師實戰性的課程，大推
張同學：循序漸進
郭同學：師資專業授課認真
徐同學：非常不錯的課程，適合新手
葉同學： Good class
林同學：上課不枯燥讓假日上課更有動力
顏同學：初學者友善，老師耐心回覆.謝謝補充分享很多業界經驗
蔡同學：ic設計入門課
簡同學：老師很耐心回答同學問題適合初學FPGA的同學
黃同學：幫助初學者快速進入FPGA!老師上課內容豐富並用產業的角度分析很不錯
歐同學：老師講解非常白話，深入淺出。重點部分會一再提醒。
施同學：對有轉職需求的人非常合適
張同學：老師很強，而且很有耐心。很用心的培訓機構

FPGA課程Q&A

▪ 什麼是FPGA?

FPGA（Field Programmable Gate Array）是一種可程式化的 IC，使用者可以依照產品需求，重新設計與配置晶片內部的數位邏輯電路。和一般固定功能的 IC 不同，FPGA 可以讓工程師依需求實作各種硬體功能，例如 Counter、Timer、PWM、UART、SPI、I2C、影像處理、訊號處理、資料串流控制等。簡單來說，FPGA 不是單純「寫程式」，而是用 Verilog HDL / VHDL 等硬體描述語言，去描述一個真正會在晶片中運作的硬體電路。這也是為什麼學 FPGA 的重點不只是語法，而是理解 RTL Code 背後對應到什麼電路行為。

▪ AI 已經可以寫 Code，為什麼還要學 FPGA / RTL？

因為 RTL Design 不只是「產生一段 Code」，而是在描述真實硬體電路。AI 可以輔助產生 Verilog Code，但它不一定能完全理解你的硬體架構、時序限制、狀態轉換、資料路徑與系統風險。尤其在 FPGA / 數位 IC 設計中，錯誤不一定只是程式執行失敗，而可能是電路行為錯誤、時序不穩定、Simulation 結果不符合預期，或燒錄到 FPGA 後無法正常運作。因此，AI 時代更需要懂 RTL 的工程師。真正重要的能力不是比 AI 更快打 Code，而是能夠：

看懂 AI 產生的 RTL。

判斷它是否符合硬體邏輯。

驗證它是否正確。

修正它的設計問題。

確認它能否在 FPGA 上穩定運作。

這也是本課程強調數位電路觀念、FSM、Testbench、Simulation、Timing Constraint 與 Debug 的原因。

▪ 這門課是教 Verilog 語法，還是教 FPGA 設計？

本課程會教授 Verilog HDL，但重點不是只教語法。Verilog 只是描述硬體電路的工具，真正重要的是你是否理解這段 RTL Code 背後對應到什麼硬體行為。因此，本課程會從數位電路設計觀念開始，逐步帶到：

組合邏輯。

序向邏輯。

FSM 有限狀態機。

RTL Coding Style。

Testbench。

Simulation。

FPGA 燒錄。

Timing Constraint。

Debug Tool。

SoC FPGA 系統整合。

簡單說，這門課不是只教你「怎麼寫 Verilog」，而是教你「如何設計、驗證與實作一個 FPGA 系統」。

▪ 我是學VHDL，適合來上課嗎？

適合。本課程主要使用 Verilog HDL 教學，但不論你原本使用的是 Verilog、VHDL 或 SystemVerilog，最重要的都不是語法本身，而是能否建立正確的 RTL 設計觀念。FPGA / RTL Design 的核心能力包含：

理解硬體描述語言如何對應到真實電路。

理解組合邏輯、序向邏輯與 FSM 狀態機。

理解時脈、重置信號、暫存器與資料路徑。

理解 Simulation、Testbench 與 Debug 流程。

判斷一段 RTL Code 是否可綜合、可驗證、可落地。

語法可以轉換，板子可以更換，工具也會更新；但硬體設計觀念與驗證能力，才是真正可帶著走的能力。因此，即使你原本學的是 VHDL，也很適合透過本課程建立更完整的 FPGA / RTL 實務觀念。

▪ 可以用 Xilinx ISE / Vivado 來上嗎？

可以理解課程觀念，但實作環境會以課程指定的 Intel / Altera FPGA 開發流程為主。FPGA 供應商包含 Intel Altera、AMD Xilinx、Lattice、Microchip Actel 等，其中 Intel Altera 與 AMD Xilinx 是常見的兩大 FPGA 平台。不過，本課程的重點不是單純教某一套 Tool 的操作，而是建立 FPGA / RTL Design 的核心觀念：

如何用硬體思維設計 RTL？

如何理解 Verilog 與真實電路的對應？

如何撰寫 Testbench？

如何做 Simulation？

如何在沒有實際燒錄前先驗證設計？

如何使用 Debug Tool 找出硬體行為問題？

講師在業界同時具備 Altera 與 Xilinx 平台經驗。實務上，只要 RTL、FSM、Simulation、Timing、Debug 等觀念建立起來，從 Intel Altera 轉到 Xilinx Vivado，或從 Xilinx 轉到 Intel Quartus，並不會太困難。

工具會變，但硬體設計觀念不會變。

▪ 課程使用的FPGA開發工具為何?是否為開源？

本課程使用 Intel Quartus Prime Design 作為主要 FPGA 開發工具，搭配 ModelSim、SignalTap、SignalProbe、TimeQuest Timing Analyzer 等工具進行設計、模擬、除錯與時序分析。Quartus Prime Design (Lite 版本) 為 Intel 提供的免費版本，可於網路公開下載安裝，適合學習與一般 FPGA 開發入門使用。

課程重點不只是工具操作，而是讓學員理解完整 FPGA 開發流程：

建立專案。

撰寫 RTL Code。

撰寫 Testbench。

進行 Simulation。

完成 Synthesis / Compile。

設定 Timing Constraint。

燒錄 FPGA。

使用 Debug Tool 驗證硬體行為。

也就是從設計、驗證到實機除錯，建立完整 FPGA 實作能力。

▪ SoC FPGA的嵌入式系統開發流程?

SoC FPGA 可以理解為「處理器系統 + FPGA 可程式邏輯」的整合平台。它同時具備軟體控制的彈性，以及 FPGA 硬體並行運算的效能。

SoC FPGA 的開發流程通常包含兩大部分：

1、硬體設計：包含 FPGA 邏輯設計、SoC 系統組態、IP 整合、Bus / Bridge 設計，以及 FPGA 與處理器系統之間的資料交換架構。

2、軟體設計：包含嵌入式系統軟體開發、周邊控制、驅動程式概念、資料流程控制，以及與硬體 IP 的整合應用。

因此，SoC FPGA Designer 不只是會寫 HDL，也需要理解系統架構、IP 整合、軟硬體分工與資料流設計。本課程會帶你從 RTL 設計、FPGA 實作，逐步進入 Platform Designer、Avalon Bus、IP Component 與 NIOS-V MCU，建立 SoC FPGA 的完整開發概念。

如圖所示(下圖Soft Core的NiosII作為說明)