AI 深度學習、5G 通訊、無人駕駛、邊緣運算與高速影像處理，正在重新推動硬體運算架構的重要性。當系統需要更高效能、更低延遲、更低功耗與更高安全性時，單靠 CPU 或一般軟體架構，已經無法滿足所有應用需求。FPGA 晶片，正是實現高效能、低延遲與客製化硬體運算的重要解決方案。但在 AI 快速發展的今天，學 FPGA 的意義已經不只是「學會寫 Verilog」。因為 AI 工具已經可以輔助產生程式碼，甚至可以嘗試產生 RTL Code。

真正關鍵的是：

你是否看得懂 RTL 背後的硬體行為？
你是否能判斷這段設計是否可綜合、可驗證、可除錯？
你是否知道它在真實 FPGA 晶片上能不能穩定運作？

FPGA晶片，正是實現這些目標的重要解決方案！

艾鍗學院特別邀請具 16 年以上 FPGA / 數位 IC 設計經驗的一線資深工程師，規劃「FPGA 數位 IC 設計實戰」課程。本課程不是把 Verilog 當成另一種程式語言來教，而是從數位電路設計思維出發，帶你理解 RTL 如何對應到真實硬體電路。課程分為三個階段：

第一階段從數位電路基本概念、組合邏輯、序向邏輯、FSM 有限狀態機與 Verilog HDL 開始，建立 RTL 設計的核心觀念。

第二階段進入 FPGA 晶片設計實務，透過 UART、SPI、I2C 等常見介面電路，搭配 Testbench、Simulation、ModelSim、SignalTap 與 Timing Constraint，培養從設計、驗證到除錯的實戰能力。

第三階段延伸至 SoC FPGA 系統整合，學習 Platform Designer、Avalon Bus、IP Component 與 NIOS-V MCU，建立軟硬整合與系統化設計能力。

透過本課程，你學到的不只是 Verilog 語法，而是 AI 時代更稀缺的能力：理解電路、設計架構、驗證邏輯、判斷 RTL 是否可靠，並把設計真正落地到 FPGA 硬體上。

這門課帶你建立四個核心能力

講師結合業界一線 FPGA / 數位 IC 設計經驗與艾鍗長期工程師培訓經驗，帶你從觀念、設計、驗證到系統整合，建立真正能落地的 FPGA 實戰能力。

✔ 看得懂 RTL 背後的電路行為

不是只背 Verilog 語法，而是理解每一段 RTL Code 對應到什麼硬體邏輯，例如暫存器、計數器、狀態機、組合邏輯與序向邏輯。

✔ 寫得出可綜合、可維護的硬體描述

學會用正確的硬體設計思維撰寫 Verilog，避免用 C、Python 等軟體流程思維來寫 RTL，降低產生不可綜合、難除錯或時序不穩定設計的風險。

✔ 驗得出設計是否正確

透過 Testbench、Simulation、ModelSim、SignalTap、SignalProbe 與 Timing Analyzer，建立燒錄前模擬驗證與燒錄後實機除錯能力。

✔ 整合得出完整 SoC FPGA 系統

從 UART、SPI、I2C 介面實作，到 Platform Designer、Avalon Bus、IP Component 與 NIOS-V MCU，建立 FPGA 與嵌入式系統整合能力。

Why SoC FPGA? 為什麼要學軟硬整合？

楊同學：此課程內容很好，提供很多資料與方法，與此行業的生態
葛同學：非常清楚且實用
吳同學：硬體概念上充分瞭解
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洪同學：老師講解很詳細,經驗豐富
陳同學：與市場、工作需求相符
黃同學：與業界工作需求相關
黃同學：都很棒
蔡同學：工作上可以使用到。Timing Analysis、網路介面實作、感覺實用性高
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▪ 什麼是FPGA?

FPGA（Field Programmable Gate Array）是一種可程式化的 IC，使用者可以依照產品需求，重新設計與配置晶片內部的數位邏輯電路。和一般固定功能的 IC 不同，FPGA 可以讓工程師依需求實作各種硬體功能，例如 Counter、Timer、PWM、UART、SPI、I2C、影像處理、訊號處理、資料串流控制等。簡單來說，FPGA 不是單純「寫程式」，而是用 Verilog HDL / VHDL 等硬體描述語言，去描述一個真正會在晶片中運作的硬體電路。這也是為什麼學 FPGA 的重點不只是語法，而是理解 RTL Code 背後對應到什麼電路行為。

▪ AI 已經可以寫 Code，為什麼還要學 FPGA / RTL？

因為 RTL Design 不只是「產生一段 Code」，而是在描述真實硬體電路。AI 可以輔助產生 Verilog Code，但它不一定能完全理解你的硬體架構、時序限制、狀態轉換、資料路徑與系統風險。尤其在 FPGA / 數位 IC 設計中，錯誤不一定只是程式執行失敗，而可能是電路行為錯誤、時序不穩定、Simulation 結果不符合預期，或燒錄到 FPGA 後無法正常運作。因此，AI 時代更需要懂 RTL 的工程師。真正重要的能力不是比 AI 更快打 Code，而是能夠：

看懂 AI 產生的 RTL。

判斷它是否符合硬體邏輯。

驗證它是否正確。

修正它的設計問題。

確認它能否在 FPGA 上穩定運作。

這也是本課程強調數位電路觀念、FSM、Testbench、Simulation、Timing Constraint 與 Debug 的原因。

▪ 這門課是教 Verilog 語法，還是教 FPGA 設計？

本課程會教授 Verilog HDL，但重點不是只教語法。Verilog 只是描述硬體電路的工具，真正重要的是你是否理解這段 RTL Code 背後對應到什麼硬體行為。因此，本課程會從數位電路設計觀念開始，逐步帶到：

組合邏輯。

序向邏輯。

FSM 有限狀態機。

RTL Coding Style。

Testbench。

Simulation。

FPGA 燒錄。

Timing Constraint。

Debug Tool。

SoC FPGA 系統整合。

簡單說，這門課不是只教你「怎麼寫 Verilog」，而是教你「如何設計、驗證與實作一個 FPGA 系統」。

▪ 我是學VHDL，適合來上課嗎？

適合。本課程主要使用 Verilog HDL 教學，但不論你原本使用的是 Verilog、VHDL 或 SystemVerilog，最重要的都不是語法本身，而是能否建立正確的 RTL 設計觀念。FPGA / RTL Design 的核心能力包含：

理解硬體描述語言如何對應到真實電路。

理解組合邏輯、序向邏輯與 FSM 狀態機。

理解時脈、重置信號、暫存器與資料路徑。

理解 Simulation、Testbench 與 Debug 流程。

判斷一段 RTL Code 是否可綜合、可驗證、可落地。

語法可以轉換，板子可以更換，工具也會更新；但硬體設計觀念與驗證能力，才是真正可帶著走的能力。因此，即使你原本學的是 VHDL，也很適合透過本課程建立更完整的 FPGA / RTL 實務觀念。 

▪ 可以用 Xilinx ISE / Vivado 來上嗎？

可以理解課程觀念，但實作環境會以課程指定的 Intel / Altera FPGA 開發流程為主。FPGA 供應商包含 Intel Altera、AMD Xilinx、Lattice、Microchip Actel 等，其中 Intel Altera 與 AMD Xilinx 是常見的兩大 FPGA 平台。不過，本課程的重點不是單純教某一套 Tool 的操作，而是建立 FPGA / RTL Design 的核心觀念：

如何用硬體思維設計 RTL？

如何理解 Verilog 與真實電路的對應？

如何撰寫 Testbench？

如何做 Simulation？

如何在沒有實際燒錄前先驗證設計？

如何使用 Debug Tool 找出硬體行為問題？

講師在業界同時具備 Altera 與 Xilinx 平台經驗。實務上，只要 RTL、FSM、Simulation、Timing、Debug 等觀念建立起來，從 Intel Altera 轉到 Xilinx Vivado，或從 Xilinx 轉到 Intel Quartus，並不會太困難。

工具會變，但硬體設計觀念不會變。 

▪ 課程使用的FPGA開發工具為何?是否為開源？

本課程使用 Intel Quartus Prime Design 作為主要 FPGA 開發工具，搭配 ModelSim、SignalTap、SignalProbe、TimeQuest Timing Analyzer 等工具進行設計、模擬、除錯與時序分析。Quartus Prime Design (Lite 版本) 為 Intel 提供的免費版本，可於網路公開下載安裝，適合學習與一般 FPGA 開發入門使用。

課程重點不只是工具操作，而是讓學員理解完整 FPGA 開發流程：

建立專案。

撰寫 RTL Code。

撰寫 Testbench。

進行 Simulation。

完成 Synthesis / Compile。

設定 Timing Constraint。

燒錄 FPGA。

使用 Debug Tool 驗證硬體行為。

也就是從設計、驗證到實機除錯，建立完整 FPGA 實作能力。 

▪ 我想成為SoC FPGA Designer需要具備什麼條件？

SoC FPGA Designer 通常具備以下幾項能力：

1、基本 HDL / RTL Design 能力

包含 Verilog、VHDL 或 SystemVerilog 的基本撰寫能力，並理解組合邏輯、序向邏輯、FSM、暫存器、時脈與重置信號等核心概念。

2、FPGA 設計與驗證能力

不只是會寫 RTL Code，還需要能撰寫 Testbench、進行 Simulation、理解 Synthesis / Compile 流程，並能使用 Debug Tool 驗證實際硬體行為。

3、系統架構與 IP 整合能力

SoC FPGA Designer 需要能理解系統需求，並從現成 IP 中組合出符合規格的產品架構，例如 Bus、Bridge、UART、SPI、I2C、DMA、資料串流、影像處理、網路或 PCIe 等應用。

4、軟硬體分工觀念

SoC FPGA 是軟體與硬體的整合平台。你需要理解哪些任務適合交給 CPU，哪些任務適合交給 FPGA 硬體加速，並能設計兩者之間的資料交換流程。

5、基本驅動程式與嵌入式系統概念

如果具備 Driver、Embedded Linux 或 MCU 韌體開發概念，會更有利於與軟體團隊溝通，也能更完整理解產品開發流程。

本課程會從 RTL Design、FPGA 實作、Simulation / Debug，一路帶到 SoC FPGA 與 NIOS-V MCU，協助學員建立進入 SoC FPGA Designer 職涯所需的基礎能力。 

▪ 艾鍗的FPGA課程，和學校教的有什麼不同？

學校課程通常會從數位邏輯、Verilog 語法或教科書範例開始，重點放在理解基本原理。艾鍗 FPGA 課程則更強調「業界實作流程」與「工程師真正會遇到的設計問題」。

本課程的不同點包含：

1、不是只教 Verilog 語法，而是強調 RTL 語意是否精準

你會學到如何寫出語意清楚、可綜合、可驗證的 RTL Code，而不是只把語法寫對。

2、不是做概念，而是建立一致的數位電路設計方法

從 LED、Counter、FSM，到 UART、SPI、I2C，甚至 SoC FPGA 專案，課程會用一致的硬體設計觀念帶你理解不同電路模組。

3、不是只寫 Code，而是重視 Testbench 與 Simulation

在 FPGA 燒錄前，如何透過 Testbench 與 Simulation 驗證設計是否正確，是本課程的重要訓練。

4、不是只看結果，而是學會 Debug

課程會帶你使用 Intel FPGA 相關 Debug Tool，例如 SignalTap、SignalProbe、System Console 等，協助你分析真實硬體行為。

5、不是只學現在的語法，而是培養 AI 時代的 RTL 判斷力

AI 可以協助產生 Code，但工程師要有能力判斷它是否符合硬體設計邏輯、是否能通過驗證、是否能在 FPGA 上穩定運作。

艾鍗 FPGA 課程由業界一線 IC 設計工程師授課，將產業實務經驗融入課堂，幫助你建立真正可用的 FPGA / RTL Design 核心職能。 

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